DDR測試
內存條測試對內存條測試的要求是千差萬別的。DDR內存條的制造商假定已經進行過芯片級半導體故障的測試,因而他們的測試也就集中在功能執行和組裝錯誤方面。通過采用DDR雙列直插內存條和小型雙列直插內存條,可以有三種不同內存條測試儀方案:雙循環DDR讀取測試。這恐怕是簡單的測試儀方案。大多數的測試儀公司一般對他們現有的SDR測試儀作一些很小的改動就將它們作為DDR測試儀推出。SDR測試儀的寫方式是將同一數據寫在連續排列的二個位上。在讀取過程中,SDR測試儀能首先讀DDR內存條的奇數位數據。然后,通過將數據鎖存平移半個時鐘周期,由第二循環讀偶數位。這使得測試儀能完全訪問DDR內存單元。該方法沒有包括真正的突發測試,而且也不是真正的循環周期測試。
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DDRSDRAM即我們通常所說的DDR內存,DDR內存的發展已經經歷了五代,目前DDR4已經成為市場的主流,DDR5也開始進入市場。對于DDR總線來說,我們通常說的速率是指其數據線上信號的快跳變速率。比如3200MT/s,對應的工作時鐘速率是1600MHz。3200MT/s只是指理想情況下每根數據線上比較高傳輸速率,由于在DDR總線上會有讀寫間的狀態轉換時間、高阻態時間、總線刷新時間等,因此其實際的總線傳輸速率達不到這個理想值。
克勞德高速數字信號測試實驗室
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什么是DDR?
DDR是雙倍數據速率(DoubleDataRate)。DDR與普通同步動態隨機內存(DRAM)非常相象。普通同步DRAM(現在被稱為SDR)與標準DRAM有所不同。標準的DRAM接收的地址命令由二個地址字組成。為節省輸入管腳,采用了復用方式。地址字由行地址選通(RAS)鎖存在DRAM芯片。緊隨RAS命令之后,列地址選通(CAS)鎖存第二地址字。經過RAS和CAS,存儲的數據可以被讀取。同步動態隨機內存(SDRDRAM)將時鐘與標準DRAM結合,RAS、CAS、數據有效均在時鐘脈沖的上升邊沿被啟動。根據時鐘指示,可以預測數據和其它信號的位置。因而,數據鎖存選通可以精確定位。由于數據有效窗口的可預計性,所以可將內存劃分成4個組進行內部單元的預充電和預獲取。通過突發模式,可進行連續地址獲取而不必重復RAS選通。連續CAS選通可對來自相同行的數據進行讀取。
對于DDR源同步操作,必然要求DQS選通信號與DQ數據信號有一定建立時間tDS和保持時間tDH要求,否則會導致接收鎖存信號錯誤,DDR4信號速率達到了,單一比特位寬為,時序裕度也變得越來越小,傳統的測量時序的方式在短時間內的采集并找到tDS/tDH差值,無法大概率體現由于ISI等確定性抖動帶來的對時序惡化的貢獻,也很難準確反映隨機抖動Rj的影響。在DDR4的眼圖分析中就要考慮這些抖動因素,基于雙狄拉克模型分解抖動和噪聲的隨機性和確定性成分,外推出基于一定誤碼率下的眼圖張度。JEDEC協會在規范中明確了在DDR4中測試誤碼率為1e-16的眼圖輪廓,確保滿足在Vcent周圍Tdivw時間窗口和Vdivw幅度窗口范圍內模板內禁入的要求。 協助DDR有那些工具測試;
DDR5發送端測試隨著信號速率的提升,SerDes技術開始在DDR5中采用,如會采用DFE均衡器改善接收誤碼率,另外DDR總線在發展過程中引入訓練機制,不再是簡單的要求信號間的建立保持時間,在DDR4的時始使用眼圖的概念,在DDR5時代,引入抖動成分概念,從成因上區分解Rj,Dj等,對芯片或系統設計提供更具體的依據;在抖動的參數分析上,也增加了一些新的抖動定義參數,并有嚴苛的測量指標。針對這些要求,提供了完整的解決方案。UXR示波器,配合D9050DDRC發射機一致性軟件,及高阻RC探頭MX0023A,及Interposer,可以實現對DDR信號的精確表征。DDR協議檢查后生成的測試報告;眼圖測試DDR測試檢修
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7.時序對于時序的計算和分析在一些相關文獻里有詳細的介紹,下面列出需要設置和分析的8個方面:1)寫建立分析:DQvs.DQS2)寫保持分析:DQvs.DQS3)讀建立分析:DQvs.DQS4)讀保持分析:DQvs.DQS5)寫建立分析:DQSvs.CLK6)寫保持分析:DQSvs.CLK7)寫建立分析:ADDR/CMD/CNTRLvs.CLK8)寫保持分析:ADDR/CMD/CNTRLvs.CLK
一個針對寫建立(WriteSetup)分析的例子。表中的一些數據需要從控制器和存儲器廠家獲取,段”Interconnect”的數據是取之于SI仿真工具。對于DDR2上面所有的8項都是需要分析的,而對于DDR3,5項和6項不需要考慮。在PCB設計時,長度方面的容差必須要保證totalmargin是正的。 測試服務DDR測試修理
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