1DSI驅動接口工作原理與電路構架

本文設計的MIPI-DSI接口具有一個時鐘通道和兩個數據通道，時鐘通道支持高速DDR時鐘的接收與恢復，支持*功耗狀態(ULPS):數據通道0支持高速數據接收和低功耗模式下的雙向傳輸，支持總線競爭檢測:數據通道1住處高速數據接收及*功耗模式:單通道數據傳輸速率高達800Mbits/s，低功耗模式下數據傳輸速率8~IOMbits/s。

DSI接口工作原理

基于MIPI-DSI協議的顯示驅動接口，具備視頻模式和低功耗模式兩種工作狀態。在視頻模式下，接收主機高速發送過來的圖像數據，并轉換成DPI并目格式輸出到1COS驅動模塊。在命令模式下，接收主機發送過來的的命令和數據，并轉換成DBI總線格式輸出到LCOS驅動模塊。或者讀取LCOS驅動模塊的狀態信息和數據，并轉換成串行信號反向發送給主機。 數據線的HS信號質量測試；機械MIPI測試檢查

MIPI是一個比較新的標準，其規范也在不斷修改和改進，目前比較成熟的接口應用有DSI(顯示接口)和CSI（攝像頭接口）。CSI/DSI分別是指其承載的是針對Camera或Display應用，都有復雜的協議結構。以DSI為例，其協議層結構如下:

CSI/DSI的物理層（PhyLayer）由專門的WorkGroup負責制定，其目前的標準是D-PHY。D-PHY采用1對源同步的差分時鐘和1～4對差分數據線來進行數據傳輸。數據傳輸采用DDR方式，即在時鐘的上下邊沿都有數據傳輸。

D-PHY的物理層支持HS(HighSpeed)和LP(LowPower)兩種工作模式。HS模式下采用低壓差分信號，功耗較大，但是可以傳輸很高的數據速率（數據速率為80M～1Gbps）；LP模式下采用單端信號，數據速率很低（<10Mbps），但是相應的功耗也很低。兩種模式的結合保證了MIPI總線在需要傳輸大量數據（如圖像）時可以高速傳輸，而在不需要大數據量傳輸時又能夠減少功耗。

CSI接口

CSI-2是一個單或雙向差分串行界面，包含時鐘和數據信號。CSI-2的層次結構：CSI-2由應用層、協議層、物理層組成。

協議層包含三層：

像素/字節打包/解包層，

LLP(LowLevelProtocol)層， 陜西MIPI測試檢修嵌入式--接口--MIPI接口；

克勞德高速數字信號測試實驗室

MIPID-PHY信號質量測試

MIPID-PHY的信號質量的測試方法主要參考MIPI協會發布的CTS(D-PHYPhysicalLayerConformanceTestSuite)。要進行MIPI信號質量的測試，首先要選擇合適帶寬的示波器。按照MIPI協會的要求，測試MIPID-PHY的信號質量需要至少4GHz帶寬的示波器。為了提高更好測試的效率，測試中推薦采用4支探頭分別連接clk+/clk-和data+data一信號進行測試，對于有多條Lane的情況可以每條數據Lane分別測試。

一般來說，比較器的失調電壓主要是由于輸入管不完全對稱引起的。當比較器存在輸入失調時，流經DPAIR2模塊中輸人對管的電流會不一致，從而造成流入NLOAD2模塊的電流大小也不一致。此時通過改變控制字，使itrimm電流與iconst電流大小不同，在NLOAD2模塊中通過電流鏡補償輸入對管引起的電流差異，使得vpp和vpn端口剩下的電流一致，從而實現offset補償。校準時，將比較器差分輸入端連接到地，通過對五位控制字從00000到11111掃描，再從11111到00000掃描，觀察比較器的輸出，從而得到合適的控制字，實現offset校準。經仿真表明，該電路可實現+/-30mV的失調電壓校準。HISPI, MIPI協議的區別；

數據通道0具有高速數據接收，以及低功耗下的Escape模式，數據通道1具有高速數據接收和功耗模式，在閑置狀態時，通道都處于LP-II狀態。當主機向從機發送高速接收請求序列LP-II->LPOI->LPOO，從機通過檢測LP-II->LPOI和LPOI->LPOO的變化，使能差分放大電路的中的終端電阻控制信號，打開高速接收，從機開始準備接收主機高速發送過來的數據。當主機向從機發送Escape模式進入序列LP-II->LP-IO>LPOO>LPOI->LPOO時，從機開始檢測序列，在正確接收到的LPOO狀態后即進入Escape模式，然后等待主機發送Entrycommands。再進行相應的操作，退出Escape模式的序列是LP-IO>LP-II。 MIPI-DSI接口以MIPI D-PHY協議定義的物理傳輸層為基礎;陜西MIPI測試檢修

MIPI信號完整性測試通常包括哪些方面；機械MIPI測試檢查

2，MIPID-PHY測試項目

(1)DataLaneHS-TXDifferentialVoltages

(2)DataLaneHS-TXDifferentialVoltageMismatch

(3)DataLaneHS-TXSingle-EndedOutputHighVoltages(

4)DataLaneHS-TXStaticCommon-ModeVoltages

(5)DataLaneHS-TXStaticCommon-ModeVoltageMismatchΔV_CMTX(1,0)

(6)DataLaneHS-TXDynamicCommon-LevelVariationsBetween50-450MHz

(7)1.3.10DataLaneHS-TXDynamicCommon-LevelVariationsAbove450MHz

(8)DataLaneHS-TX20%-80%RiseTime

(9)DataLaneHS-TX80%-20%FallTime

(10)DataLaneHSEntry:T_LPXValue

(11)DataLaneHSEntry:T_HS-PREPAREValue

(12)DataLaneHSEntry:T_HS-PREPARE+T_HS-ZEROValue

(13)DataLaneHSExit:T_HS-TRAILValue

(14)DataLaneHSExit:30%-85%Post-EoTRiseTimeT_REOT

(15)DataLaneHSExit:T_EOTValue

(16)DataLaneHSExit:T_HS-EXITValue

(17)HSEntry:T_CLK-PREValue

(18)HSExit:T_CLK-POSTValue

(19)HSClockRisingEdgeAlignmenttoFirstPayloadBit

(ata-to-ClockSkew(T_SKEW[TX])

(21)ClockLaneHSClockInstantaneous:UI_INSTValue

(22)ClockLaneHSClockDeltaUI:(ΔUI)Value 機械MIPI測試檢查